بررسی روشهای طرح مسیریابی شبکه مقیاس پذیر و با خطای قابل قبول برای سیستمهای چند هسته ای و چند تراشه ای
کلمات کلیدی:
تحمل پذیر خطا, شبکه روی تراشه, چندهسته ای, سیستم داخل پکیجچکیده
شبکه های روی تراشه و اتصاات بین تراشه های رایج به صورت مجزا طراحی شده اند . اما این روش طراحی سنتی با چالش بزرگی روبروست. تعداد فزایندهای از پردازشگرهای روی تراشه باید یک واحد ورودی / خروجی را واسطه ارتباط با اتصال داخلی تراشه میانی قرار دهند. افزایش کارکرد شبکه در حدفاصل ( در محل ارتباط ) تراشه ها میتواند بار ترافیکی غیریکنواختی در شبکه روی تراشه ایجاد کند . به عبارت دیگر میتواند در محدوده تراشه و اطراف واحد ورودی / خروجی تراکم ترافیکی به وجود آید . تکنولوژی های جدید مانند سیلیکون ویا سیلیکون اینترپروزر میتوانند مستقیماً شبکه ها را بر روی تراشه به هم متصل کنند. این پژوهش طرح های مسیریابی جدید را برای حل مشکلات مقیاس پذیری شبکه مربوط به نمونه های سیستم داخل پکیج چند هسته و چند تراشه ای بررسی می کند. این طرح پیشنهادی همچنین میتواند خطای مجاز ( تلورانس ) ارتباطات در سطح نانو در طراحی های بسیار ریزتر از میکرون را بهبود بخشد.
